? 过渡时间（transition time）是指响应从最终值的x%上升到y%所需的时间
在诸多领域的研究中都占据着重要地位。它具体是指响应从最终值的 x%上升到 y%所需的时间。比如说，在电子电路的信号传输中，过渡时间的长短直接影响着信号的准确性和稳定性。若过渡时间过长，可能会导致信号的延迟和失真，就像在高速的数据传输中，哪怕只是微小的延迟，都可能引发数据的错误解读。
? 转换速率（slew rate）是指电压的最大变化率。
电压的最大变化率。以音频放大器为例，转换速率不足可能导致声音的失真和模糊。在先进的集成电路制造中，对转换速率的精确控制更是至关重要，它关系到芯片的性能和可靠性。从历史角度来看，随着技术的不断进步，对于转换速率的要求也越来越高，从早期的简单电路到如今的复杂集成系统，转换速率的提升一直是技术发展的重要方向之一。同时，在不同的文化和社会背景下，对于转换速率的重视程度和应用需求也有所差异。在一些追求高效能和高精度的工业领域，对转换速率的要求近乎苛刻；而在某些一般性的民用设备中，可能对其要求相对较低，但也依然需要满足基本的性能标准。
? 时钟不确定性（clock uncertainty ）是指由用户定义、制造工艺规格和锁相环（PLL）抖动引起的两个顺序相邻寄存器之间的时钟变化。
在复杂的集成电路设计中，时钟不确定性的影响不容忽视。比如，在高性能的微处理器中，哪怕是极其微小的时钟变化，都可能导致计算结果的偏差，进而影响整个系统的稳定性和可靠性。用户定义方面，若用户在设定时钟参数时存在误差或不精确性，就可能引入时钟不确定性。
制造工艺规格也是导致时钟不确定性的重要因素之一。由于制造过程中的各种不可控因素，如材料的不均匀性、生产设备的精度限制等，使得芯片在生产出来后，其实际的时钟性能与预期存在差异。而锁相环（PLL）抖动，则是由于内部电路的噪声、电源波动以及外部干扰等原因造成的。这种抖动会直接导致时钟信号的不稳定，从而增大了时钟不确定性。随着芯片制造工艺的不断进步，时钟不确定性的问题愈发凸显。早期的简单电路对时钟的精度要求相对较低，而如今，随着集成电路的复杂度和集成度大幅提高，对时钟稳定性的要求达到了前所未有的高度。
? 保持时间违规（hold time violation ）是指输入信号在时钟有效跳变后变化得太快。
? 建立时间违规（setup time violation ）是指信号到达得太晚，错过了应当进行状态转换的时刻。
? 信号的到达时间（arrival time ）是指信号到达某一特定点所经过的时间。通常将时钟信号的到达时间作为参考点或时间。为了计算到达时间，需要计算路径中所有组件的延迟。在时序分析中，到达时间以及几乎所有的时间通常都保持为一对值——信号可能变化的最早时间和最晚时间（即所需时间）。
? 所需时间（required time）是指信号能够到达而不会使时钟周期比预期更长的时间。所需时间的计算过程如下：在每个主要输出端，根据提供给电路的规格设置上升/下降的所需时间。然后，进行反向拓扑遍历，当所有扇出（fanout）的所需时间已知时，处理每个门。
? 松弛时间（slack）是所需时间与到达时间之间的差异。节点处的正松弛时间意味着可以在不影响电路整体延迟的情况下，将该节点的到达时间增加。相反，负松弛时间意味着路径太慢，如果整个电路要以期望的速度工作，则必须加快路径速度（或延迟参考信号）。
? 关键路径（critical path ）定义为输入和输出之间具有最大延迟的路径。一旦通过以下某种技术计算出电路时序，就可以很容易地通过回溯法找到关键路径。
? 时钟偏斜（clock skew ）是由于芯片上变化（OCV）导致两个顺序相邻寄存器之间的到达时间存在差异。
? 串扰（crosstalk）是指在一个传输系统的某个电路或通道上传输的信号在另一个电路或通道上产生不期望的影响的现象。串扰通常是由一个电路、电路的一部分或通道到另一个电路、电路的一部分或通道之间不期望的电容、电感或电导耦合引起的。
? 噪声（noise）是电信号中的随机波动，是所有电子电路的一个特征。电子设备产生的噪声差异很大，因为它可能由几种不同的效应产生。热噪声在非零温度下是不可避免的，而其他类型的噪声则主要取决于设备类型（如需要陡峭势垒的散粒噪声）或制造质量和半导体缺陷，如电导波动，包括1/f噪声。
? 虚假路径（false path ）是设计中存在但不应进行时序分析的逻辑路径。
? 目标库（Target library）是一个限制综合和优化过程只能使用其他库中单元，并将网表中所使用的所有单元替换/映射到这个库中的库。
? 泄漏电流（Leakage）是指移动载流子（电子或空穴）通过绝缘区域发生隧穿的现象。随着绝缘区域厚度的减小，泄漏呈指数级增加。隧穿泄漏也可能发生在重掺杂的P型和N型半导体之间的半导体结处。除了通过栅极绝缘体或结隧穿外，载流子还可能在金属氧化物半导体（MOS）晶体管的源极和漏极之间泄漏。.lib文件中包含了每个引脚的泄漏数值。
? 利用率（Utilization）是核心单元总面积与布局中可放置总面积的比率。
? 合法性检查（Legality checking）是检查布局单元是否存在可能的违规情况，如方向错误、重叠、错位、超出芯片边界等。
? 时序驱动优化（Timing Driven）是指综合工具更加优先考虑时序执行综合优化。
? 面积驱动优化（Area Driven）是指综合工具更加优先考虑面积执行综合优化。
? 拥塞驱动优化（Congestion Driven）是指综合工具以优先考虑拥塞执行综合优化。
? 设计规则检查（DRC）违规报告包括逻辑和物理两部分：逻辑部分检查转换时间/电容/扇出等；物理部分检查布局要求（线间距/线宽/缺口/密度）、线路短路和开路等。
? 布线（Routing）包括三个部分：全局布线、轨道分配和详细布线。全局布线计算每个全局布线单元中对线轨的需求并报告溢出情况。轨道分配将线路分配到技术文件中定义的布线轨道上。详细布线分析整个设计中的设计规则检查（物理）违规情况，并解决这些违规。
? ECO（Engineering Change Order）是在设计的后期，快速灵活地做小范围修改，以尽可能的保持已经验证的功能和时序。具体来说：
ECO通常发生在设计流程的后期，特别是在布局布线（Place and Route, P&R）之后，可能是在制造掩模之前（Pre-Mask ECO）或之后（Post-Mask ECO）。在RTL代码freeze之后，即RTL代码不能再进行修改时，如果需要修复错误、优化性能、增强功能或改进兼容性，就会使用ECO。
ECO允许对逻辑设计、物理布局、时序路径或功耗进行优化和修改，但这些修改通常是小规模的，以避免影响整个设计的稳定性和已经验证的功能。在Pre-Mask ECO阶段，设计团队可以对逻辑、电路结构、布局或早期的金属层进行修改。而在Post-Mask ECO阶段，修改通常局限于金属层，以避免重新制造掩模的巨大成本。
实现方式可能包括修改cell属性、增减或移动cell、手动局部布线等。针对不同的应用场景，实现方式也略有区别，有些可以用图形界面实现，有些则只能使用特定的命令（如Tcl命令）。在进行ECO时，需要特别小心以避免影响已经收敛的时序，尤其是当修改涉及到寄存器时，因为这可能会影响到Clock Tree，进而造成大量的时序违例。
ECO的主要目标是快速解决问题，提升系统性能或效率，增加新功能或特性，或改善与其他系统的兼容性，同时尽量保持已经验证的功能和时序不变。通过ECO，可以在不重新设计整个芯片或系统的情况下，快速且经济地解决问题，从而加快产品上市速度并降低修改和计划风险。